输入输出信号配置输入信号：默认给锁相环添加异步复位输出信号：默认输出添加锁信号“lock”
频谱与带宽配置默认即可
时钟转换配置一般只有一个外部晶振 ， 默认即可
动态配置PLL一般PLL配置后不会修改 ， 暂时默认 。
输出时钟配置启用时钟 ， 勾选“Use this clock” ， 否则不勾选 。 设置C0为100MHz设置C1为10MHz
添加仿真库
IP核总结页面9.将配置的IP核添加到工程中 ， 选择“YES” 。 添加到工程 。
2、添加编写顶层文件 ， 然后分析综合
3、分配引脚
| 名称 | 功能 | 管脚 |
|---|---|---|
| sys_clk | 输入时钟 | E1 |
| sys_rst_n | 系统复位 | M1 |
| clk_100m | 输出100MHz时钟 | D1 |
| clk_10m | 输出10MHz时钟 | F3 |
编译后 ， 占用了一个PLL的ip核 。
可以使用示波器 ， 测量D1、F3引脚时钟周期 。
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